Методическое указание к лабораторной работе на учебном стенде LESO7 . Шауэрман Александр А . shamrel@yandex.ru
Цель работы Теоретические сведения Введение в Verilog Ход работы Вопросы для самопроверки Содержание отчета
Изучить методы построения дискретных цепей на базе ПЛИС. Исследовать реализацию КИХ фильтра на примере фильтра скользящего среднего.
2.1 Фильтр скользящего среднего Самым простым и широко используемым фильтром с конечной импульсной характеристикой (КИХ) является «фильтр скользящего среднего». Такой фильтр прост в реализации, так как не требует умножителей, а логика работы доступна для понимания: результат фильтрации есть среднее арифметическое последних М отсчетов входного сигнала.
Как следует из названия, в фильтре скользящего среднего для получения каждой точки выходного сигнала выполняется усреднение некоторого количества точек входного сигнала. Его уравнения имеет вид:
где x[ ] – отсчеты входного сигнала, y[ ] – отсчеты выходного сигнала, а M – число точек, используемое для усреднения.y[i]=\frac{1}{M}\sum\limits_{i=0}^{M-1}x[i+j],
Математическое уравнение для частотной характеристики такого может быть получена с помощью преобразования Фурье от прямоугольного импульса:
где f – нормированная частота (относительно частоты дискретизации).
На рисунке 1 показаны амплитудно-частотные характеристики (АЧХ) фильтров с разным значением M. На рисунке 2 те же АЧХ, но выраженные в дБ.
Рисунок 1 – Амплитудно-частотная характеристика фильтра
Рисунок 2 – Амплитудно-частотная характеристика фильтра выраженная в дБ
Из рисунка 2 видно, что уровень боковых «лепестков» фильтра не позволяет обеспечить должного затухания в полосе непропускания. Для увеличения затухания в полосе непропускания фильтры могут соединятся каскадно, при этом их передаточные функции перемножаются.
При каскадном включении сигнал с выхода первого фильтра (звена) передается на второй фильтр, а с выхода второго на последующий и так далее.
Рисунок 3 – АЧХ каскадных фильтров при различном числе звеньев
Рисунок 4 – АЧХ каскадных фильтров при различном числе звеньев выраженная в дБ
Из-за своей простоты фильтр скользящего среднего нашел применение во многих приложениях, однако он особенно хорош в задачах борьбы белым шумом.
2.2 Методика измерения АЧХ дискретной цепи В лабораторной работе для измерения АЧХ дискретной цепи используется связь импульсной характеристики цепи с передаточной функцией. На вход дискретной цепи подаем периодическую последовательность (период T) прямоугольных импульсов малой длительности (τ). В результате на выходе цепи сформируется отклик в виде периодически повторяющихся импульсов. Каждый такой импульс может быть интерпретирован импульсной характеристикой цепи. Спектр импульсной характеристики цепи представляет собой АЧХ этой цепи.
Так как импульсы повторяются, то спектр такого сигнала представляет собой набор линий, период следования импульсов определяет шаг следования линий и, как следствие, разрешающую способность метода измерения по частоте. Шаг может быть найден по формуле:
Длительность импульсов τ следует выбирать равным периоду дискретизации АЦП.
3.1 Знаковая и беззнаковая формы представления данных При математической обработке сигналов выполняются операции сложения и умножения причем операнды могут быть как положительными, так и отрицательными. После АЦП сигнал представляется в виде отчетов в двоичном беззнаковом коде. Используются только положительные значения, в то время как напряжение на входе АЦП может быть как положительным, так и отрицательным. Для задач цифровой обработки сигналов цифровой код с АЦП должен быть представлен в дополнительном коде.
Рассмотрим передаточную характеристику 8-ми битного АЦП. Для удобства положим, что максимальное входное напряжение равняется Umax, а минимальное равняется Umin, причем Umax является положительным, а Umin отрицательным, но равны по модулю (в стенде LESO7 Umax = 1 В, Umin = -1 В). При подаче на вход максимального напряжения на выходе АЦП после преобразования будет цифровой код 11111111b, что в десятеричном виде равняется 255d. При подаче на вход отрицательного напряжения Umin на выходе будет код 00000000b. При подаче на вход напряжения близкого к 0 В, на выходе будет значение 10000000b, если напряжение немного больше нуля, и 01111111b, если напряжение немного меньше нуля. В обоих случаях выходной код положителен, информация о знаке отсутствует (рисунок 5 а).
Рисунок 5 – Передаточная характеристика АЦП; а) в беззнаковом коде; б) в дополнительном коде
Для перевода значений в дополнительный код используются различные методы, наиболее очевидным является способ, когда к изначальному значению прибавляется наименьшее отрицательное число -128d. На языке Verilog HDL это будет записано следующим образом:
wire signed [ 7 : 0 ] signal1;
assign signal1 = $signed ( adc1_d - 128 ) Директива (системная функция) $signed переводит результат операции в знаковую форму. Обратите внимание, что при объявлении шины signal1 использовано ключевое слово signed, оно говорит компилятору, что эта переменная должна рассматриваться как знаковая.
wire signed [ N- 1 : 0 ] min = $signed ( { 1'b1 , { ( N- 1 ) { 1'b0 } } } ) ; При выводе информации на ЦАП имеет место обратная ситуация: ЦАП работает в беззнаковом формате, а результат цифровой обработки представлен в виде знакового дополнительного кода. Для перевода из дополнительного кода в беззнаковый выполняют аналогичную операцию: добавляют наименьшее отрицательное значение:
dac1_d <= signal1 + $signed ( { 1'b1 , { ( 13 ) { 1'b0 } } } ) ; В примере dac1_d – это 14 разрядный регистр. Знаковая арифметика в Verilog .
3.4 Параметризация модулей Довольно частот возникает ситуация, когда в проекте требуется использовать однотипные модули, но с различной разрядностью входных или выходных данных. Язык Verilog предоставляет мощный инструмент решения данной проблемы – это использование параметров.
В заголовке модуля вводятся требуемые параметры, которые могут быть использованы при описании входных или выходных портов. Такие модули называются параметризированными. Они обеспечивают гибкость программирования и устраняют необходимость дублирования однотипного кода.
При объявлении модуля указывают имена и начальные значения параметров. Параметры представляют из себя константу, следовательно значение параметра не может быть изменено во время выполнения кода. Однако параметры модуля могут быть изменены во время компиляции. Это позволяет настраивать экземпляры модулей.
Пример объявления модуля с параметром:
module simple_modul
# (
// Объявляем два параметра N и M
parameter N = 8 , // указываем значение по умолчанию
parameter M = N + 1
)
(
input wire [ N- 1 : 0 ] dataA, // N битные входные данные
input wire [ N- 1 : 0 ] dataB, // N битные входные данные
output [ M- 1 : 0 ] dataO // M битные выходные
) ;
// текст модуля
endmodule Создание экземпляра модуля в модуле верхнего уровня:
// параметру N и M назначаем значение 16
simple_modul # ( .N( 16 ) , .M( 16 ) ) inst1 (
.dataA ( signal0) , // 16-ти разрядная шина
.dataB ( signal1) ,
.dataО ( signal2) // 16-ти разрядная шина
) ;
Если при создании экземпляра значение параметра не указать, то будет использовано значение по умолчанию.
листинг:
// не указываем параметры
simple_modul inst1 (
.dataA ( signal0) , // 8-ти разрядная шина
.dataB ( signal1) ,
.dataО ( signal2) // 9-ти разрядная шина
) ;
Можно создать множество экземпляров одного модуля с различными параметрами.
3.5 Графический просмотр синтезируемого кода В своем составе Quartus Prime содержит набор утилит с общим названием Netlist Viewer (Просмотр Списка Цепей). Эти утилиты в графическом виде показывают синтезируемую схему.
Просмотрщик RTL Viewer (Register Transfer Level) показывает проектируемую схему, созданную компилятором после первичного синтеза (рисунок 6).
Рисунок 6 – Окно просмотрщика RTL
Вид схемы можно увеличить или уменьшить с помощью инструмента масштабирования: колесико мышки с зажатым CTRL.
Двойной клик на любом блоке схемы покажет детальную структуру этого блока (если, конечно, блок имеет внутреннюю структуру).
Просмотрщик RTL очень полезен при отладке. Он позволяет проектировщику увидеть структуру разрабатываемой схемы, показывает связь между функциональными блоками. По сути RTL Viewer демонстрирует в графическом виде то, как компилятор понял текстовое описание схемы на языке HDL. Просмотрщик RTL отображает только те блоки, которые управляют действительными входами и выходами. Таким образом, если в схеме отсутствует ожидаемый блок, то весьма вероятно что описание на Verilog было выполнено неверно.
Для того, чтобы посмотреть итоговую схему, полученную уже после адаптации под ПЛИС, можно использовать утилиты Technology Map Viewer (Post-Mapping) и Technology Map Viewer (Post-Fitting). Первая утилита показывает схему распределенную по ресурсам ПЛИС, вторая утилита показывает ту же схему, но уже после итоговой оптимизации.
В Quartus утилиты доступны в меню главного окна Tools -> Netlist Viewers.
3.6 Масштабирование сигнала В результате арифметических операций разрядность результата может отличаться от разрядности операндов. Так при сложении N разрядных чисел разрядность результата будет уже N+1 , а при умножении – 2*N . Для того, чтобы согласовать по разрядности приемник сигнала и источник выполняют операцию масштабирования.
Масштабирование используется как для увеличения разрядности числа, так и для уменьшения. Как правило, уменьшение разрядности числа приводит к потере значащих бит и, как следствие, к уменьшению точности.
Для масштабирования сигнала удобно использовать операции сдвига. В языке Verilog HDL существуют следующие операции сдвига:
<< – логический сдвиг влево;
>> – логический сдвиг вправо;
<<< – арифметический сдвиг влево;
>>> – арифметический сдвиг вправо.При логическом сдвиге освободившиеся биты заполняются нулями. Очевидно, что логический сдвиг влево отрицательного числа (старший знаковый бит равен единице) приведет к положительному числу.
Арифметический сдвиг влево ведет себе аналогично логическому – на освободившееся места записываются нули. При арифметическом сдвиге вправо учитывается знак операнда и на освободившееся место записывается значение знакового бита. Пример:
a = 5'b10100 ; // старший бит знаковый бит 1
b = a <<< 2 ; //b == 5'b10000
c = a >>> 2 ; //c == 5'b11101
d = a << 2 ; //d == 5'b10000
e = a >> 2 ; //e == 5'b00101 Арифметический сдвиг на N символов влево эквивалентен делению на числа 2N , арифметический сдвиг на N символов вправо эквивалентен умножению на 2N . При этом в ПЛИС не синтезируются умножители и делители, а операция сводится к манипуляции с адресами бит в шине без привлечения аппаратных ресурсов.
4.1 Этап 1. Исследование спектра единичного импульса Создать проект в Quartus Prime.
В модуле верхнего уровня подключить выход АЦП на вход ЦАП. С помощью IP-функции ALTPLL установить частоту дискретизации АЦП и преобразования ЦАП 100 кГц.
Скомпилировать проект и загрузить файл конфигурации в учебный стенд LESO7.
Подключить к задействованному в проекте входу АЦП выход генератора LESO5. К выходу ЦАП подключить вход анализатора сигналов LESO4.
Подать гармонический сигнал (размах: 1.8 В, частота: 1000 Гц, смещение: 0 В), убедиться, что на выходе ЦАП сигнал без искажений. Наличие искажений контролировать визуально по осциллограмме и по спектру (паразитные гармоники не должны быть выше -40 дБ.).
Подать импульсный сигнал.
Установить шаг частоты импульсов равный 1000 Гц (соответствующий период следования рассчитать по формуле 4). Длительность импульса выбрать равным периоду дискретизации АЦП. В этом случае спектр сигнала в диапазоне частот от 0 до fд, будет наиболее равномерным.
На рисунке 7 показано окно генератора с настройками импульсов для исследования цепи с частотой дискретизации 100 кГц. На рисунке 8 и рисунке 9 показаны осциллограмма и спектр полученного сигнала.
Рисунок 7 – Настройки генератора LESO5. Импульсный сигнал
Рисунок 8 – Осциллограмма импульсного сигнала
Рисунок 9 – Спектр импульсного сигнала
Полученные настройки генератора использовать для исследования АЧХ цепей в последующих этапах работы.
Листинг кода для первого этапа:
module leso7_lab3(
( * chip_pin = "23" * )
input clk_50MHz, // Вход с тактового генератора
( * chip_pin = "136, 135, 133, 132, 129, 128, 127, 126" * )
input [ 7 : 0 ] adc_d, // Шина данных АЦП
( * chip_pin = "137" * )
output adc_encode, // Сигнал ENCODE АЦП
( * chip_pin = "125" * )
output adc_pwrdwn, // Сигнал PWRDWN АЦП
( * chip_pin = "106, 105, 104, 103, 100, 99, 98, 87, 86, 85, 84, 83, 80, 77" * )
output reg [ 13 : 0 ] dac1_d, // Шина данных ЦАП1
( * chip_pin = "76" * )
output dac1_wrt, // Сигнал WRT ЦАП1
( * chip_pin = "75" * )
output dac1_clk, // Сигнал CLK ЦАП1
( * chip_pin = "72, 71, 70, 69, 68, 67, 66, 65, 60, 59, 58, 55, 54, 53" * )
output reg [ 13 : 0 ] dac2_d, // Шина данных ЦАП2
( * chip_pin = "73" * )
output dac2_wrt, // Сигнал WRT ЦАП2
( * chip_pin = "74" * )
output dac2_clk // Сигнал CLK ЦАП2
) ;
wire clk_pll; // объявляем линию для выхода pll
pll pll_inst ( // экземпляр модуля pll
.inclk0 ( clk_50MHz ) ,
.c0 ( clk_pll ) // Подключаем линию clk_pll к выходу pll
) ;
always @ ( posedge clk_pll)
begin
dac1_d <= { adc_d, 6'h0 } ; // Подаем данные с АЦП на ЦАП.
end
assign dac1_clk = ~ clk_pll; // Подаем тактовые импульсы на вход CLK ЦАП
assign dac1_wrt = ~ clk_pll; // Подаем тактовые импульсы на вход WRT ЦАП
assign dac2_clk = ~ clk_pll; // Подаем тактовые импульсы на вход CLK ЦАП
assign dac2_wrt = ~ clk_pll; // Подаем тактовые импульсы на вход WRT ЦАП
assign adc_pwrdwn = 0 ; // Переводим АЦП в рабочий режим
assign adc_encode = clk_pll; // Подаем тактовые импульсы на АЦП
endmodule
4.2 Этап 2. Исследование простейшего КИХ фильтра В модуль верхнего уровня вставить экземпляр модуля фильтра.
Сигнал с АЦП должен быть переведен в знаковую форму.
На первый выход ЦАП подать сигнал с АЦП, на второй ЦАП подать сигнал с выхода фильтра. Сигналы подавать с учетом масштабирования.
Листинг модуля фильтра:
module simple_fir
(
input wire clk_i,
input wire signed [ 7 : 0 ] data_i, // 8-ми битные входные данные
output signed [ 8 : 0 ] data_o // 9-ти битные выходные
) ;
reg signed [ 7 : 0 ] data;
always @ ( posedge clk_i)
data <= data_i;
assign data_o = data_i + data;
endmodule Листинг модуля верхнего уровня:
module leso7_lab3(
( * chip_pin = "23" * )
input clk_50MHz, // Вход с тактового генератора
( * chip_pin = "136, 135, 133, 132, 129, 128, 127, 126" * )
input [ 7 : 0 ] adc_d, // Шина данных АЦП
( * chip_pin = "137" * )
output adc_encode, // Сигнал ENCODE АЦП
( * chip_pin = "125" * )
output adc_pwrdwn, // Сигнал PWRDWN АЦП
( * chip_pin = "106, 105, 104, 103, 100, 99, 98, 87, 86, 85, 84, 83, 80, 77" * )
output reg [ 13 : 0 ] dac1_d, // Шина данных ЦАП1
( * chip_pin = "76" * )
output dac1_wrt, // Сигнал WRT ЦАП1
( * chip_pin = "75" * )
output dac1_clk, // Сигнал CLK ЦАП1
( * chip_pin = "72, 71, 70, 69, 68, 67, 66, 65, 60, 59, 58, 55, 54, 53" * )
output reg [ 13 : 0 ] dac2_d, // Шина данных ЦАП2
( * chip_pin = "73" * )
output dac2_wrt, // Сигнал WRT ЦАП2
( * chip_pin = "74" * )
output dac2_clk // Сигнал CLK ЦАП2
) ;
wire clk_pll; // Объявляем линию для выхода pll
pll pll_inst ( // Экземпляр модуля pll
.inclk0 ( clk_50MHz ) ,
.c0 ( clk_pll ) // Подключаем линию clk_pll к выходу pll
) ;
// Данные с АЦП переводим в знаковую форму:
wire signed [ 7 : 0 ] signal1;
assign signal1 = $signed ( adc_d - 128 ) ;
wire signed [ 8 : 0 ] signal2; // Сигнал для выхода фильтра,
// разрядность увеличена на 1
simple_fir fir_inst ( // Экземпляр модуля фильтра
.clk_i ( clk_pll) , // Тактовые импульсы
.data_i ( signal1) , // Входной сигнал
.data_o ( signal2) // Выходной сигнал
) ;
always @ ( posedge clk_pll)
begin
// Масштабируем сигнал и переводим его в беззнаковую форму
dac1_d <= ( signal1<< 6 ) + $signed ( { 1'b1 , { ( 13 ) { 1'b0 } } } ) ;
dac2_d <= ( signal2<< 5 ) + $signed ( { 1'b1 , { ( 13 ) { 1'b0 } } } ) ;
end
assign dac1_clk = ~ clk_pll; // Подаем тактовые импульсы на вход CLK ЦАП
assign dac1_wrt = ~ clk_pll; // Подаем тактовые импульсы на вход WRT ЦАП
assign dac2_clk = ~ clk_pll; // Подаем тактовые импульсы на вход CLK ЦАП
assign dac2_wrt = ~ clk_pll; // Подаем тактовые импульсы на вход WRT ЦАП
assign adc_pwrdwn = 0 ; // Переводим АЦП в рабочий режим
assign adc_encode = clk_pll; // Подаем тактовые импульсы на АЦП
endmodule
Скомпилировать проект и загрузить файл конфигурации в учебный стенд LESO7.
Используя генератор LESO5 подать на вход АЦП последовательность импульсов с параметрами, рассчитанными на предыдущем этапе работы. С помощью анализатора LESO4 наблюдать сигнал и спектр на выходе фильтра.
Сравнить сигнал на входе фильтра и выходе. Измерить ширину и размах импульса (рисунок 10). Сохранить спектр сигнала (рисунок 11).
Рисунок 10 – Импульс на входе и выходе фильтра. Зеленый трек – вход фильтра, желтый трек – выход фильтра
Рисунок 11 – Спектр импульса на выходе фильтра
С помощью RTL-Viewer изучить схему реализации фильтра.
Для этого открыть RTL-Viewer, выбрать блок simple_fir:fir_inst (рисунок 12), раскрыть его (значок «+»).
Рисунок 12 – RTL-Viewer. Выбор модуля
Сохранить схему модуля фильтра (рисунок 13).
Рисунок 13 – RTL-Viewer. Схема фильтра
Сохранить осциллограммы и спектр сигналов.
Сделать выводы.
4.3 Этап 3. Исследование каскадного включение фильтров В модуль простейшего фильтра ввести параметр определяющий разрядность данных. Листинг:
Листинг:
module simple_fir
# (
parameter N = 8 // значение по умолчанию 8
)
(
input wire clk_i,
input wire signed [ N- 1 : 0 ] data_i, // N битные входные данные
output signed [ N: 0 ] data_o // N+1 битные выходные
) ;
reg signed [ N- 1 : 0 ] data;
always @ ( posedge clk_i)
data <= data_i;
assign data_o = data_i + data;
endmodule
В модуль верхнего уровня добавить второй экземпляр фильтра. Сигнал с выхода первого фильтра подать на вход второго. С выхода второго фильтра сигнал подать на ЦАП. Учесть, что разрядность сигнала после прохождения фильтра увеличивается на единицу.
Листинг модуля верхнего уровня:
// Данные с АЦП переводим в знаковую форму:
wire signed [ 7 : 0 ] signal1;
assign signal1 = $signed ( adc_d - 128 ) ;
wire signed [ 10 : 0 ] signal2, signal3; // Сигнал для выхода фильтра,
simple_fir # ( .N( 8 ) ) fir_inst1 ( // Первый экземпляр модуля фильтра
.clk_i ( clk_pll) , // Тактовые импульсы
.data_i ( signal1) , // 8-ми битный входной сигнал
.data_o ( signal2) // 9-ти битный выходной сигнал
) ;
simple_fir # ( .N( 9 ) ) fir_inst2 ( // Второй экземпляр модуля фильтра
.clk_i ( clk_pll) , // Тактовые импульсы
.data_i ( signal2) , // 9-ти битный входной сигнал
.data_o ( signal3) // 10-ти выходной сигнал
) ;
always @ ( posedge clk_pll)
begin
// Масштабируем сигнал и переводим его в беззнаковую форму
dac1_d <= ( signal1<< 6 ) + $signed ( { 1'b1 , { ( 13 ) { 1'b0 } } } ) ;
dac2_d <= ( signal3<< 4 ) + $signed ( { 1'b1 , { ( 13 ) { 1'b0 } } } ) ;
end
Используя генератор LESO5 подать на вход АЦП последовательность импульсов. С помощью анализатора LESO4 наблюдать сигнал и спектр на выходе фильтра (рисунок 14, рисунок 15).
Рисунок 14 – Импульс на выходе каскадного фильтра
Рисунок 15 – Спектр импульса на выходе каскадного фильтра
Измерить параметры отклика на импульс (длительность, напряжение).
С помощью RTL-Viewer изучить схему реализации фильтра.
Рисунок 16 - RTL-Viewer. Каскадное объединение фильтров
Сделать выводы.
4.4 Этап 4. Исследование фильтров порядка M Изменить модуль фильтра для реализации большего порядка. Порядок фильтра (М) выбрать согласно варианту.
На листинге ниже модуль фильтра для М = 4.
Листинг модуля фильтра:
module average_filter
# (
parameter N = 8
)
(
input wire clk_i,
input wire signed [ N- 1 : 0 ] data_i, // N битные входные данные
output signed [ N+ 1 : 0 ] data_o // N+2 битные выходные
) ;
// Линию задержки реализуем в виде массива
reg signed [ N- 1 : 0 ] data [ 2 : 0 ] ; // Для фильтра 4-го порядка требуется 3 регистра
// Каждый такт опорного генератора передаем входной сигнал по линии задержки
always @ ( posedge clk_i)
begin
data[ 0 ] <= data_i; // Со входа в 0-ю ячейку,
data[ 1 ] <= data[ 0 ] ; // из 0-вой в 1-ую,
data[ 2 ] <= data[ 1 ] ; // из 1-ой во вторую.
end
assign data_o = data_i + data[ 0 ] + data[ 1 ] + data[ 2 ] ;
endmodule
На первый выход ЦАП должен выводиться сигнал до фильтра, на второй выход ЦАП должен выводиться сигнал после фильтра.
Пример измерения показан на рисунке 17. Ширина основного «лепестка» составила 25 кГц, уровень основного «лепестка»: -18.66 дБ, уровень второго «лепестка»: -35.52, относительные уровень второго лепестка -13.86 дБ (из уровня первого отнять уровень второго).
Рисунок 17 – Спектр импульса на выходе фильтра 4-го порядка.
С помощью RTL-Viewer изучить схему реализации фильтра.
Сохранить осциллограммы и спектр сигналов.
Сделать выводы.
4.5 Этап 5. Исследование каскадного включения фильтров порядка M В модуль верхнего уровня добавить второй экземпляр фильтра. Сигнал с выхода первого фильтра подать на вход второго.
Для того, чтобы было удобнее сравнивать сигнал на выходе первого каскада и второго, сигнал на ЦАП подадим через мультиплексор. С помощью тумблеров стенда будем управлять мультиплексором.
На листинге ниже пример каскадного включения двух фильтров 4-го порядка. Обратите внимание на реализацию мультиплексора.
Листинг модуля верхнего уровня. Каскадное включение:
module leso7_lab3(
( * chip_pin = "23" * )
input clk_50MHz, // Вход с тактового генератора
( * chip_pin = "138, 141, 142, 143" * )
input [ 3 : 0 ] sb, // Тумблеры
( * chip_pin = "136, 135, 133, 132, 129, 128, 127, 126" * )
input [ 7 : 0 ] adc1_d, // Шина данных АЦП
( * chip_pin = "137" * )
output adc1_encode, // Сигнал ENCODE АЦП
( * chip_pin = "125" * )
output adc1_pwrdwn, // Сигнал PWRDWN АЦП
( * chip_pin = "106, 105, 104, 103, 100, 99, 98, 87, 86, 85, 84, 83, 80, 77" * )
output reg [ 13 : 0 ] dac1_d, // Шина данных ЦАП1
( * chip_pin = "76" * )
output dac1_wrt, // Сигнал WRT ЦАП1
( * chip_pin = "75" * )
output dac1_clk, // Сигнал CLK ЦАП1
( * chip_pin = "72, 71, 70, 69, 68, 67, 66, 65, 60, 59, 58, 55, 54, 53" * )
output reg [ 13 : 0 ] dac2_d, // Шина данных ЦАП2
( * chip_pin = "73" * )
output dac2_wrt, // Сигнал WRT ЦАП2
( * chip_pin = "74" * )
output dac2_clk // Сигнал CLK ЦАП2
) ;
wire clk_pll; // Объявляем линию для выхода pll
pll pll_inst ( // Экземпляр модуля pll
.inclk0 ( clk_50MHz ) ,
.c0 ( clk_pll ) // Подключаем линию clk_pll к выходу pll
) ;
// Данные с АЦП переводим в знаковую форму:
wire signed [ 7 : 0 ] signal1;
assign signal1 = $signed ( adc2_d - 128 ) ;
wire signed [ 15 : 0 ] signal2, signal3; // Сигнал для выхода фильтра,
// разрядность выбрана с запасом
average_filter # ( .N( 8 ) ) fir_inst1 ( // Первый экземпляр модуля фильтра
.clk_i ( clk_pll) , // Тактовые импульсы
.data_i ( signal1) , // 8-ми битный входной сигнал
.data_o ( signal2) // 10-ти битный выходной сигнал
) ;
average_filter # ( .N( 10 ) ) fir_inst2 ( // Второй экземпляр модуля фильтра
.clk_i ( clk_pll) , // Тактовые импульсы
.data_i ( signal2) , // 10-ти битный входной сигнал
.data_o ( signal3) // 12-ти выходной сигнал
) ;
always @ ( posedge clk_pll)
begin
// Масштабируем сигнал и переводим его в беззнаковую форму
dac1_d <= ( signal1<< 6 ) + $signed ( { 1'b1 , { ( 13 ) { 1'b0 } } } ) ;
case ( sb[ 1 : 0 ] ) // Для управления используется два тумблера
// Сигнал непосредственно с ЦАП:
2'b00 : dac2_d <= ( signal1<< 6 ) + $signed ( { 1'b1 , { ( 13 ) { 1'b0 } } } ) ;
// Сигнал с выхода первого фильтра:
2'b01 : dac2_d <= ( signal2<< 4 ) + $signed ( { 1'b1 , { ( 13 ) { 1'b0 } } } ) ;
// Сигнал с выхода первого фильтра:
2'b10 : dac2_d <= ( signal2<< 4 ) + $signed ( { 1'b1 , { ( 13 ) { 1'b0 } } } ) ;
// Сигнал с выхода второго фильтра:
2'b11 : dac2_d <= ( signal3<< 2 ) + $signed ( { 1'b1 , { ( 13 ) { 1'b0 } } } ) ;
endcase
end
assign dac1_clk = ~ clk_pll; // Подаем тактовые импульсы на вход CLK ЦАП
assign dac1_wrt = ~ clk_pll; // Подаем тактовые импульсы на вход WRT ЦАП
assign dac2_clk = ~ clk_pll; // Подаем тактовые импульсы на вход CLK ЦАП
assign dac2_wrt = ~ clk_pll; // Подаем тактовые импульсы на вход WRT ЦАП
assign adc1_pwrdwn = 0 ; // Переводим АЦП в рабочий режим
assign adc1_encode = ~ clk_pll; // Подаем тактовые импульсы на АЦП
endmodule
На рисунке 19 и рисунке 20 показаны осциллограмма и спектр импульса на выходе второго каскада фильтра (тумблер SB1 установлен в ноль, тумблер SB2 установлен в единицу ).
Рисунок 19 – Импульс на выходе каскадного фильтра 4-го порядка
Рисунок 20 – Спектр импульса на выходе каскадного фильтра 4-го порядка
Измерить параметры отклика на импульс (длительность, напряжение).
С помощью RTL-Viewer изучить схему реализации фильтра.
Сохранить осциллограммы и спектр сигналов.
Сделать выводы.
4.6 Этап 6. Исследование прохождение сигналов через цифровой фильтр 4.6.1 Исследование прохождения «чистых» сигналов
Загрузить в ПЛИС файл конфигурации из предыдущего этапа работы.
Поочередно подавать с генератора LESO5 на вход стенда сигналы разных форм, наблюдать формы и спектр сигналов на выходе первого каскада фильтра и второго.
Исследуемые формы: синусоидальная, треугольная, пилообразная, прямоугольная.
Размах сигнала для каждой формы установить 1 В.
Для каждой формы произвести исследование на частотах fД /100 и fД /20, где fД – частота дискретизации.
При исследовании спектра время развертки должно быть выбрано таким образом, чтобы по диапазон частот был от 0 Гц до fД /2.
Сохранить скриншоты осциллограмм (рисунок 21, рисунок 22, рисунок 23, рисунок 24) и спектров сигналов.
Рисунок 21 – Гармонический сигнал (1 кГц) на входе и выходе фильтра. Желтый трек – вход фильтра, зеленый трек – выход фильтра
Рисунок 22 – Гармонический сигнал (5 кГц) на входе и выходе фильтра. Желтый трек – вход фильтра, зеленый трек – выход фильтра
Рисунок 23 – Сигнал прямоугольной формы (1 кГц) на входе и выходе фильтра. Желтый трек – вход фильтра, зеленый трек – выход фильтра
Рисунок 24 – Сигнал прямоугольной формы (5 кГц) на входе и выходе фильтра. Желтый трек – вход фильтра, зеленый трек – выход фильтра
Сохранить осциллограммы и спектр сигналов.
Сделать выводы.
4.6.2 Исследование прохождения сигналов с шумом
Загрузить в ПЛИС файл конфигурации из предыдущего этапа работы.
С помощью генератора LESO5 сформировать сигнал гармонической формы с примесью шума. Для этого на генераторе активировать режим амплитудной модуляции (кнопка «АМ»). В этом режиме сигнал первого канала выступает в роли несущей, сигнал со второго канала – модулирующий. Настройки второго канала активируются кнопкой «CH2». Для второго канала выбрать сигнал типа шум (кнопка «Noise»).
Для несущей (первый канал, основное окно) установить параметры сигнала:
размах (Vpp): 2 В;
смещение (Vdc): 0 мВ;
частота: fД/100;
форма: синус;
Уровень: 100 %.
Для второго канала установить параметры:
размах (Vpp): 2 В;
смещение (Vdc): 0 мВ;
длительность: выбрать равную шагу дискретизации (1/fД ).
В примере (рисунок 26) для fД = 100 кГц, установлено 10000 нс.
Рисунок 25 – Окно генератора. Настройка несущей
Рисунок 26 – Настройка шума
Подать сигнал с канала CH1 генератора на вход АЦП. Наблюдать форму и спектр сигнала до фильтра и на выходе (рисунок 27, рисунок 28, рисунок 29).
Рисунок 27 – Гармонический сигнал (1 кГц) с шумом на входе и выходе фильтра. Желтый трек – вход фильтра, зеленый трек – выход фильтра
Рисунок 28 – Гармонический сигнал (1 кГц) с шумом на входе фильтра
Рисунок 29 – Гармонический сигнал (1 кГц) с шумом на выходе фильтра
Повторить измерение для сигнала прямоугольной формы (рисунок 30).
Рисунок 30 – Сигнал прямоугольной формы (1 кГц) с шумом на входе и выходе фильтра. Желтый трек – вход фильтра, зеленый трек – выход фильтра
Сохранить скриншоты осциллограмм и спектров сигналов.
Сделать выводы.
4.7 Этап 7. Исследование эффекта увеличение эквивалентной разрядности сигнала Загрузить в ПЛИС файл конфигурации из предыдущего этапа работы.
Подать на вход АЦП гармонический сигнал размахом 100 мВ, частотой fД/100. На анализаторе сигналов для измерительного канала выставить усиление по вертикали 0.1 В/деление. Наблюдать сигнал и спектр на входе и выходе фильтра (рисунок 31, рисунок 32, рисунок 33).
Рисунок 31 – Гармонический сигнал малой амплитуды на входе и выходе фильтра. Желтый трек – вход фильтра, зеленый трек – выход фильтра
Рисунок 32 – Спектр гармонического сигнала до фильтра
Рисунок 33 – Спектр гармонического сигнала после фильтра
Сохранить скриншоты сигнала и спектра.
Сделать выводы.
Объяснить особенность знаковой арифметики в языке Verilog HDL.
В чем принципиальное отличие логического и арифметического сдвига числа.
Какая связь между импульсной характеристикой дискретной цепи и АЧХ?
Чем отличается АЧХ и передаточная функция цепи?
Как в аналитическом виде выразить АЧХ в дБ?
Для чего применяется каскадное включение фильтров?
Какой вид импульсной характеристики фильтра скользящего среднего?
Как выглядит импульсная характеристика каскадного фильтра скользящего среднего?
В чем физический смысл нормированной частоты?
Название и цель работы.
Структурная схема фильтра скользящего среднего.
Схема каскадного включения фильтров.
Предварительный расчет (для пунктов, где он выполняется).
Осциллограммы и скриншоты измерений (для пунктов, где это указано).
Для каждого этапа сделать выводы.
Учебный стенд Leso7. Принципиальная схема